EP1C3T144C8N Cyclone FPGA avec 2 910 LEs 144-Pin TQFP 3.3V Opération sur puce PLL à faible coût et E / S flexible pour le contrôle intégré et le prototypage

EP1C3T144C8N Cyclone FPGA avec 2 910 LEs 144-Pin TQFP 3.3V Opération sur puce PLL Faible coût et I/O flexible pour le contrôle intégré et le prototypage

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Caractéristiques

■ de 2 910 à 20 060 LE, voir tableau 1 et suivants;1

■ Jusqu'à 294 912 bits de RAM (36 864 octets)

■ Prend en charge la configuration par un dispositif de configuration en série peu coûteux

■ Prise en charge des normes d'E/S LVTTL, LVCMOS, SSTL-2 et SSTL-3

■ Prise en charge des normes PCI 66 et 33 MHz, 64 et 32 bits

■ Support pour l'entrée/sortie LVDS à haute vitesse (640 Mbps)

■ Prise en charge de l'E/S LVDS à basse vitesse (311 Mbps)

■ prise en charge de l'entrée/sortie RSDS de 311 Mbps

■ Jusqu'à deux PLL par appareil permettent la multiplication de l'horloge et le changement de phase

■ Jusqu'à huit lignes d'horloge globales avec six ressources d'horloge disponibles par rangée de blocs de matrice logique (LAB)

■ Prise en charge de la mémoire externe, y compris la mémoire DDR SDRAM (133 MHz), la mémoire FCRAM et la mémoire SDRAM à débit de données unique (SDR)

■ le support de plusieurs cœurs de propriété intellectuelle (PI), y compris les fonctions Alteraandreg, MegaCoreandreg et les mégafonctions du programme Altera Megafunctions Partners (AMPPSM).

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Définition

Cycloneandreg; les appareils contiennent une architecture bidimensionnelle basée sur des lignes et des colonnes pour mettre en œuvre une logique personnalisée.Les interconnexions à colonne et à rangée de vitesses variables fournissent des interconnexions de signal entre les LAB et les blocs de mémoire intégrés.

Le tableau logique est composé de LAB, avec 10 LE dans chaque LAB.Les LAB sont regroupés en lignes et colonnes sur l'ensemble du dispositifLes cyclones sont équipés de 2 910 à 20 060 LEs.

Les blocs de RAM M4K sont de vrais blocs de mémoire à double port avec 4K bits de mémoire plus parité (4,608 bits).ou mémoire à port unique jusqu'à 36 bits de largeur à 250 MHz maximumCes blocs sont regroupés en colonnes à travers le périphérique entre certains LAB. Les périphériques Cyclone offrent entre 60 et 288 Kbits de RAM intégrée.

Chaque broche d'E/S du dispositif Cyclone est alimentée par un élément d'E/S situé aux extrémités des rangées et des colonnes LAB autour de la périphérie du dispositif.Les broches d'E/S prennent en charge diverses normes d'E/S à extrémité unique et différentielle, comme la norme PCI à 66 et 33 MHz, 64 et 32 bits et la norme I/O LVDS à une vitesse maximale de 640 Mbps. Chaque IOE contient un tampon I/O bidirectionnel et trois registres pour enregistrer les entrées, sorties,et signaux à sortieLes broches DQS, DQ et DM à double usage ainsi que les chaînes de retard (utilisées pour aligner les signaux DDR en phase) fournissent un support d'interface avec des périphériques de mémoire externes tels que la DDR SDRAM,et appareils FCRAM jusqu'à 133 MHz (266 Mbps).

Les cyclones fournissent un réseau d'horlogerie mondiale et jusqu'à deux PLL. Le réseau d'horloge mondiale se compose de huit lignes d'horloge mondiale qui traversent l'ensemble du dispositif.Le réseau d'horloge mondiale peut fournir des horloges pour toutes les ressources dans l'appareilLes lignes d'horloge globale peuvent également être utilisées pour les signaux de contrôle.Les PLL Cyclone fournissent un chronométrage général avec multiplication d'horloge et changement de phase ainsi que des sorties externes pour un support d'E/S différentiel à grande vitesse.

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Les informations sont fournies à la Commission.

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Le dessin

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Liste des produits
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Une marque forte:
Il s'agit notamment de l'équipement de base pour la fabrication des produits de base.